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000
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01798nam 2200325 450
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001
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CAL 012025089563
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005
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20260612154107.46
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010
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@a978-7-03-081689-4@dCNY98.00
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@a20250417d2025 em y0chiy50 ea
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1
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@achi@ceng
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@aCN@b110000
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@aak a 000yy
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1
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@a使用SystemVerilog进行RTL建模:基于SystemVerilog的ASIC与FPGA设计@Ashi yong SystemVerilog jin xing RTL jian mo@f(美) 斯图尔特·萨瑟兰著@g慕意豪译
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@a北京@c科学出版社@d2025.03
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215
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@axii, 422页@c图@d26cm
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@a数字IC设计工程师丛书@Ashu zi IC she ji gong cheng shi cong shu
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@a原文题题取自封面
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@a斯图尔特·萨瑟兰, System Verilog和Verilog应用方面的资深专家。1993年起便多与Verilog和 SystemVerilog语言的宗义工作, IEEE System Verilog标准委员会的成员, 曾担任IEEE Verilog和System Verilog语言多考手册 (LRM) 的技术编辑。慕意豪, 本科毕业于山东大学, 研究生毕业于南洋理工大学。阿里云专家博主, CSDN 2022年全站博客之星TOP13。
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@a有书目
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@a本书首先阐述SystemVerilog与传统Verilog的区别, 以及其在仿真和综合中的作用, 并对RTL和门级建模等抽象级别进行定义 ; 接着深入探讨多种数据类型, 包括线网和变量类型、用户自定义类型等, 详细说明其使用方法和注意事项 ; 对于运算符和编程语句, 本书也进行了全面讲解, 强调如何正确使用它们编写可综合的RTL模型。
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@12001 @a数字IC设计工程师丛书
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@aRTL modeling with SystemVerilog for simulation and synthesis : using SystemVerilog for ASIC and FPGA design@mChinese
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@a硬件描述语言@Aying jian miao shu yu yan@x程序设计
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@aVHDL语言@AVHDL yu yan
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@aTP312.8VH@v5
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@aTP312.8@v4
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701
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@a萨瑟兰@Asa se lan@g(Sutherland, Stuart)@4著
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0
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@a慕意豪@Amu yi hao@4译
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801
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0
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@aCN@b人天书店@c20250417
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905
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@b21523877-79@dTP312.8@e539@f3
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| 使用SystemVerilog进行RTL建模:基于SystemVerilog的ASIC与FPGA设计/(美) 斯图尔特·萨瑟兰著/慕意豪译.-北京：科学出版社，2025.03 |
| xii, 422页：图；26cm.-(数字IC设计工程师丛书) |
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| ISBN 978-7-03-081689-4：CNY98.00 |
| 本书首先阐述SystemVerilog与传统Verilog的区别, 以及其在仿真和综合中的作用, 并对RTL和门级建模等抽象级别进行定义 ; 接着深入探讨多种数据类型, 包括线网和变量类型、用户自定义类型等, 详细说明其使用方法和注意事项 ; 对于运算符和编程语句, 本书也进行了全面讲解, 强调如何正确使用它们编写可综合的RTL模型。 |
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正题名：使用SystemVerilog进行RTL建模:基于SystemVerilog的ASIC与FPGA设计
索取号：TP312.8/539
预约/预借
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登录号
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条形码
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馆藏地/架位号
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状态
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备注
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1523877
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215238776
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十四楼书库/
[索取号:TP312.8/539]
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在馆
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架位导航
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1523878
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215238785
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十四楼书库/
[索取号:TP312.8/539]
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在馆
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架位导航
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十四楼书库/
[索取号:TP312.8/539]
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在馆
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架位导航
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